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LED室内全彩显示屏安装企业数据处理流程设计
发布时间:2020-04-13 22:15浏览次数:
    协议整理:数据处理流程,协议处理与颜色FIFO写入协议处理模块主要任务是获取基本显示信息、协议类型并提取显示数据和显示命令。FPGA由起始帧获得显示屏长、宽点数,基色数和协议类型。山东led全彩显示屏不同的协议是由起始帧中协议类型字段确定,VHDL程序根据该协议类型字段值自动转到相应协议的处理程序。FPGA需要把从协议处理模块中提取的适合LED屏显示的数据重新组合、转换并存储为适合液晶显示器显示的R8G8B8格式。这里选用SRAMWED8L24513v10BC作为数据存储器,其读写周期为10ns'容量为512kx24bit,一次可完整存放一幅640x480x24bit图像。
    对于三基色屏上位机发送的每个数据帧包含4行x8列数据。
山东led全彩显示屏按红,绿.蓝各32字节顺序发送。FPGA只有接收了蓝色数据后,才能合成R8G8B8数据。因此FPGA内部配置3个512x8bitFIFO分别缓冲红,绿,蓝数据,当三个nF0都不为空时,FPGA同时读出三个FIFO数据合成R8G8B8像素数据。
    对于单色屏或双色屏,FPGA只写相应颜色的FIFO,当合成R8G8B8像素数据时所缺颜色数据补…0’即可。SRAM操作及读写冲突解决由三个颜色FIFO合成的R8G8B8像素数据须存人外部SRAM以供LCD显示时读取。
    每个24bit像素数据的存储地址是根据所模拟的LED屏长、宽点数进行计算.当被模拟的
山东led全彩显示屏点阵小于640x480时.通过外部短路块选择可实现在液晶显示屏左上角或中部进行模拟显示。山东led全彩显示屏设计中只使用一片外部SRAM.这里通过把SRAM读操作、写操作分配在不同时间段来解决读写冲突问题。在FPGA中设置1个2bit(O一3)系统时钟(100MHz)计数器,计数值为0,1时实行SRAM写操作:计数值为0,且红,绿,蓝三个nF0都不空,FPGA向三个FIFO发出读请求。计数值为1时。FPGA把从三个FIFO读到的红,绿,蓝3个8bit数据合成的R8G8B824bit像素数据作为写数据与写使能、写地址一起输出到外部SRAM。山东led全彩显示屏计数值为2,3时实行SRAbl读操作:计数值为2时.FPGA取消SRAM写使能,并发出读使能和读地址,计数值为3时。将读到的R8c8B8数据送至Sill64并行输入口D[23:0]。并取消SRAM读使能。上面的2bit:O一3系统时钟计数器保证了SRAM数据写入与数据输出速率均衡。都是系统时钟4分频即25MI-Iz。
    此外。山东led全彩显示屏在消隐期时读SRAM操作暂停。只有写SRAM操作实行。对于数据更新慢的静态文字或图像屏.写进程写完一帧数据后会因没有新的数据而暂停,读进程则会反复读取相同的帧。为了保证读进程可获得最新数据,写进程先启动。写到一半数据时,再启动读进程。
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